數字電(dian)源受ADC采樣(yang)(yang)和運算速度的(de)限制一(yi)(yi)般都(dou)采用當(dang)前周期采樣(yang)(yang)加計(ji)算在下一(yi)(yi)個開關(guan)周期更新(xin)PWM的(de)方案(an)，這個過(guo)程(cheng)產生了一(yi)(yi)個控制延遲導致相(xiang)位跌落。表達式(shi)如下，其中Td是延遲時間
圖1 數字延遲的兩種表達式
如果有一個與之特性互補的表達式是否就能抵消延遲的影響？Padé近似剛好符合這個需求
圖2 一階(jie)、二階(jie)帕德(de)近似
一階、二階帕德近似的選擇
圖3 一(yi)階、二(er)階帕德(de)近似選擇
一階帕德近似推導出來的系數
當k<0時(shi)相(xiang)位跌落更嚴重(zhong)，符(fu)合(he)理(li)(li)論(lun)；當k>0時(shi)理(li)(li)論(lun)上相(xiang)位會得到補償有(you)所提升(sheng)，但(dan)實(shi)際電源(yuan)不能穩定(ding)工作，是(shi)公(gong)式推(tui)導有(you)誤還是(shi)這種方法只(zhi)是(shi)理(li)(li)論(lun)可行，工程不可實(shi)現？
